뉴로모픽 컴퓨팅(Neuromorphic Computing)
최신 연구동향 및 기술적 패러다임 심층 리포트

2.1. 글로벌 주요 기업의 대규모 뉴로모픽 프로세서 개발

인텔 랩스(Intel Labs)는 2021년 2세대 프로세서인 Loihi 2를 발표하며 비동기 디지털 뉴로모픽 칩셋의 성능 기준을 갱신했다. Loihi 2는 최첨단 극자외선(EUV) 기반 Intel 4 공정(7nm급)으로 생산되었으며, 31 mm² 다이 면적에 약 23억 개의 트랜지스터를 집적했다. 칩 내부에는 128개의 완전 비동기 뉴로모픽 코어와 호스트 인터페이스 및 시스템 제어용 Lakemont x86 임베디드 코어 6개가 탑재되어 최대 100만 개의 뉴런과 1억 2,000만 개의 시냅스를 구현한다. Loihi 2의 주요 기술적 도약은 단일 비트 이진 스파이크의 대역폭 한계를 해소하기 위해 최대 32비트 정수 페이로드를 전달할 수 있는 가변 스파이크(Graded Spike)를 지원한다는 점과, 마이크로코드 기반 프로그래머블 뉴런 엔진을 통해 표준 LIF 외에도 공명 발화(Resonate-and-Fire)나 시그마-델타 모델 등 다양한 신경 동역학을 구성할 수 있도록 설계된 점이다. 이벤트당 에너지 소모는 약 10 pJ 수준까지 억제되었으며, 3차원 메시 네트워크-온-칩(NoC) 인터커넥트를 통해 수천 개 코어 간 저지연 스케일링을 지원한다.

인텔은 2024년 이러한 Loihi 2 프로세서 1,152개를 단일 랙 섀시에 집적한 세계 최대 규모의 뉴로모픽 연구용 컴퓨팅 시스템인 Hala Point를 공개했다. 미국 샌디아 국립연구소(Sandia National Laboratories)에 도입된 Hala Point는 총 11억 5,000만 개의 인공 뉴런과 1,280억 개의 시냅스를 보유하여 소형 포유류 두뇌 수준의 규모를 달성했다. 이 시스템은 최대 2,600W의 전력 내에서 최대 20 Petaops(초당 2경 회 연산)의 처리 능력을 발휘하며, 8비트 심층 신경망 가속 작업에서 와트당 15조 회 연산(15 TOPS/W)에 달하는 에너지 효율성을 기록했다. 생물학적 신경계와 비교할 때 Hala Point는 전체 용량 기준으로 인간 두뇌보다 최대 20배 빠르고, 연산 규모를 축소할 경우 최대 200배 빠른 속도로 신경 동역학을 에뮬레이션한다.

IBM은 기존의 생물학적 스파이킹 에뮬레이션 중심이었던 TrueNorth 구조에서 진일보하여, 2023년 말 12nm 공정 기반의 심층 신경망 추론 전용 프로세서인 NorthPole을 발표했다. NorthPole은 스파이킹 메커니즘 대신 실리콘 친화적인 아키텍처를 추구하며, 대규모 온칩 SRAM 메모리와 연산 유닛을 2차원 평면상에 긴밀하게 인터리빙 배치함으로써 외부 DRAM 접근을 배제했다. 외부 메모리 페칭에 수반되는 대기 시간과 에너지 소모를 원천 차단하여 컴퓨터 비전 벤치마크에서 동급 공정 기반의 최신 GPU 대비 에너지 효율성을 대폭 개선했다.

독일 드레스덴 공과대학교(TU Dresden)와 스핀클라우드(SpiNNcloud)가 주도하는 SpiNNaker2는 22nm FD-SOI 공정 기반으로 개발되었다. 단일 칩에 152개의 ARM Cortex-M4F 애플리케이션 코어와 1개의 관리 코어, 19MB의 온칩 SRAM, 2GB의 인패키지 LPDDR4 메모리를 통합했다. SpiNNaker2는 적응형 바디 바이어싱(ABB)과 동적 전압/주파수 스케일링(DVFS)을 결합하여 0.5V의 근임계 전압 동작을 지원하며, 순수 SNN 연산 외에도 합성곱 신경망 및 고밀도 DNN 연산을 유연하게 병행 가속할 수 있는 하이브리드 기능을 제공한다.

스위스의 뉴로모픽 전문 팹리스 신센스(SynSense)는 초저전력 엣지 인텔리전스를 겨냥해 Speck 및 Xylo 칩셋을 상용화했다. Speck은 128 × 128 해상도의 동적 비전 센서(DVS)와 약 33만 개의 스파이킹 뉴런으로 구성된 비동기 합성곱 신경망(sCNN) 가속기를 단일 실리콘 다이에 모놀리식으로 통합한 SoC다. 센서 내부에서 생성된 이벤트 스트림이 외부 I/O 라인을 통과하지 않고 칩 내부 가속 파이프라인으로 직접 유입되므로 이벤트당 3.36 μs 수준의 초저지연 연산을 달성하며, 평균 1~2 mW 내외의 전력으로 작동한다. Xylo는 음향 키워드 감지(KWS) 및 뇌파(EEG), 근전도(EMG) 등 생체 전위 신호를 1 mW 미만으로 상시 처리하는 저차원 시계열 특화 프로세서다.

2.2. 차세대 나노전자 소자 및 포토닉 인공 시냅스 연구

SRAM 기반의 디지털 구현은 공정 성숙도와 신뢰성이 검증되었으나, 단위 셀 면적이 크고 누설 전류가 상존하여 집적도 확장에 한계를 갖는다. 이를 극복하기 위해 나노스케일의 비휘발성 저항 변화 물질을 교차 연결하는 크로스바 어레이(Crossbar Array) 기반의 아날로그 인메모리 컴퓨팅(Analog In-Memory Computing, AIMC) 소자 연구가 진전을 보이고 있다. 크로스바 구조에서는 입력 전압 벡터와 교차점 소자의 컨덕턴스(Conductance, G) 간 옴의 법칙(I = V · G) 및 비트라인을 따른 키르히호프의 전류 법칙(I_total = Σ I_i)을 통해 아날로그 물리 영역에서 O(1)의 시간 복잡도로 행렬-벡터 곱셈(MVM)을 연산한다.

저항 변화 메모리(Resistive RAM, RRAM) 기반 연구에서는 스탠퍼드 대학교와 캘리포니아 대학교 연구진이 주도하여 개발한 NeuRRAM 칩이 주목받았다. NeuRRAM은 48개의 CIM 코어 내부에 약 300만 개의 금속 산화물 기반 RRAM 소자를 집적했다. 종래의 아날로그 크로스바 하드웨어가 단방향 MVM 연산에만 국한되어 심층 신경망의 복잡한 데이터 흐름을 처리하지 못했던 한계를 개선하기 위해, NeuRRAM은 양방향 전치 뉴로시냅틱 어레이(Transposable Neurosynaptic Array, TNSA)를 채택했다. 이를 통해 순방향, 역방향, 순환(Recurrent) 데이터 플로우를 단일 크로스바 내에서 동적으로 재구성할 수 있도록 구현했다. 또한 기존 전류 모드 센싱의 병렬 처리 제약을 전압 모드 센싱(Voltage-mode sensing) 뉴런 회로로 극복하여 에너지-지연 곱(EDP)을 절감하고 4비트 양자화 소프트웨어 모델 수준의 추론 정확도를 실제 하드웨어 측정으로 입증했다.

상변화 메모리(Phase Change Memory, PCM) 분야에서는 IBM 연구소의 Hermes 프로젝트가 아날로그 인메모리 추론의 실용성을 제고했다. Hermes는 14nm CMOS 로직 상에 PCM 어레이를 적층한 64코어 칩으로 1.59 TOPS/mm²의 면적 효율성을 기록했다. 상변화 물질의 비정질 상태에서 발생하는 구조적 이완 현상으로 인해 전도도가 시간이 지남에 따라 점진적으로 변화하는 전도도 드리프트(Conductance Drift) 현상을 상쇄하기 위해, Hermes는 차동 셀 구성 및 온칩 디지털 보정 회로를 탑재하여 DNN 가중치의 장기 연산 신뢰성을 확보했다.

자성체 물성을 활용한 스핀트로닉스 분야에서는 스커미온(Skyrmion) 기반 인공 시냅스 소자가 대두되었다. 스커미온은 나노미터 규모의 소용돌이형 자기 스핀 텍스처로서 극미세 전류 밀도만으로 이동을 제어할 수 있어 스위칭 에너지를 마이크로줄(μJ) 이하 수준으로 축소할 수 있다. 한국과학기술연구원(KIST) 연구진은 스커미온의 이동 특성을 활용한 인공 시냅스 소자를 구현하여, 종래 소자 대비 에너지 소모를 10배 이상 줄이면서 1만 5,000회의 상대적으로 적은 학습 펄스만으로 고정확도 패턴 인식을 달성했다. 더불어 삼성전자 종합기술원(SAIT)은 MRAM의 낮은 저항 특성을 회로적으로 보정하여 인메모리 행렬 연산을 수행하는 구조를 학계에 실증한 바 있다.

광학(Photonic) 뉴로모픽 컴퓨팅은 전자가 아닌 광자(Photon)를 신호 전달 매개체로 채택하여 전기 배선의 기생 커패시턴스와 저항에 의한 RC 지연 및 발열 문제를 극복하려는 연구다. 도파로 기반의 마하-젠더 간섭계(MZI), 광 마이크로링 공진기(MRR), 레이저 모드 경쟁 메커니즘을 응용한 포토닉 텐서 코어(Photonic Tensor Core) 연구가 가속화되고 있으며, 테라헤르츠(THz) 대역폭과 극초저지연의 연산 역량이 검증되고 있다.

3.1. 대리 기울기 기반 직접 학습과 딥러닝 기술의 융합

스파이킹 신경망은 뇌의 시공간적 정보 전달 특성을 구현하지만, 임계값을 초과하는 순간 스파이크를 방출하는 계단 함수(Heaviside Step Function) Θ(x)를 활성화 함수로 채택하기 때문에 도함수가 임계점에서 무한대이고 나머지 구간에서는 0으로 수렴하는 수학적 비미분성 문제를 내포한다. 이 문제는 역전파(Backpropagation) 알고리즘을 통한 종단간(End-to-End) 경사하강법 적용을 저해하는 장벽이었다.

초기 연구에서는 사전 학습된 고전적 인공신경망(ANN)의 가중치를 SNN의 발화율(Firing Rate)로 변환하는 'ANN-to-SNN 변환' 기법이 주로 활용되었으나, 높은 정확도를 달성하기 위해 시뮬레이션 타임스텝(T)을 크게 늘려야 하므로 추론 지연시간과 연산 에너지 소모가 증가하는 비효율이 발생했다.

이러한 문제를 해결하기 위해 도입된 표준 방법론이 대리 기울기(Surrogate Gradient)를 이용한 시간 역전파(Backpropagation Through Time, BPTT) 직접 훈련 기법이다. 순방향 패스에서는 엄격한 이산 이진 스파이크 신호(S(t) ∈ {0, 1})를 방출하여 하드웨어의 덧셈 연산 효율을 보존하되, 역방향 기울기 계산 시에는 미분 가능한 매끄러운 연속 함수(Sigmoid, Fast Sigmoid, Arc-tangent 등)의 도함수로 대체하여 파라미터를 갱신한다:

이러한 수치적 근사를 기반으로 SpikingJelly와 같은 프레임워크가 오픈소스로 정립되어 PyTorch 환경에서 대규모 딥 SNN을 수 타임스텝(T ≤ 4) 내외의 짧은 지연시간으로 직접 수렴시킬 수 있게 되었다. 나아가 훈련 과정에서 뉴런 층의 발화 통계에 맞추어 기울기 함수의 감쇠 폭을 조절하는 적응형 대리 기울기(A²SG 등) 기법이 발표되며 수렴 안정성과 일반화 성능이 더욱 강화되었다.

이와 동시에 자연어 및 컴퓨터 비전 분야의 표준으로 자리잡은 트랜스포머(Transformer) 구조를 SNN 패러다임에 접목하려는 연구가 본격화되었다. Spike-driven Transformer 연구진은 기존 셀프 어텐션(Self-Attention)에 요구되는 고비용 부동소수점 행렬 곱셈과 소프트맥스(Softmax) 함수를 배제하고, 1비트 스파이크 간 상호작용으로 재설계된 스파이크 구동 자기주의(Spike-Driven Self-Attention, SDSA)를 제안했다. SDSA는 Query, Key, Value 간 연산을 마스킹과 가산으로 대체하여 행렬 곱셈을 제거하면서도 ImageNet-1K 분류에서 77.1%의 Top-1 정확도를 달성했다.

언어 모델 확장을 위해 개발된 SpikeGPT는 트랜스포머의 셀프 어텐션이 초래하는 O(T²) 시간 복잡도를 완화하기 위해 순환 메커니즘을 갖는 RWKV(Receptance Weighted Key Value) 구조를 SNN 뉴런과 결합했다. 모든 층의 토큰 처리를 이진 스파이크 활성화로 유도하여 토큰 생성 단계에서의 연산량을 일반 GPT 대비 최대 32배 감소시킴으로써 에너지 효율적인 생성형 언어 모델의 SNN 구현 가능성을 입증했다.

발화율 기반 부호화에 수반되는 다중 스파이크 오버헤드를 극복하기 위한 수단으로 최초 스파이크 시간(Time-to-First-Spike, TTFS) 코딩 기법도 확립되었다. TTFS는 단일 스파이크가 방출되는 시점(Latency) 자체에 연속적인 수치 정보를 인코딩하는 메커니즘으로, 추론 1회당 뉴런당 최대 1회의 스파이크 방출만을 허용하여 연산 희소성을 극대화한다. 2024~2025년 제안된 TTFSFormer 계열 연구들은 비전 트랜스포머(ViT) 구조를 TTFS 기반 SNN으로 무손실(Lossless)에 가깝게 변환하여 0.1% 미만의 정확도 손실 내에서 에너지 소비를 큰 폭으로 절감하는 성과를 거두었다.

3.2. 온칩 학습 및 국소 가소성 모델

중앙 집중형 고성능 클라우드에서 대규모 역전파를 수행한 뒤 파라미터를 동결하여 엣지로 배포하는 정적 추론(Static Inference) 방식은 급변하는 현장 환경에 실시간으로 적응해야 하는 로보틱스나 개인 맞춤형 바이오 센싱 분야에서 한계를 드러낸다. 이에 따라 외부 서버의 개입 없이 엣지 칩셋 내부에서 유입되는 데이터 스트림을 실시간으로 학습하고 가중치를 스스로 갱신하는 '온칩 학습(On-Chip Learning)' 능력이 중점적으로 개발되고 있다.

SNN 하드웨어에서 온칩 학습을 구현하는 생물학적 기제는 헤브의 법칙(Hebbian Rule)에 뿌리를 둔 스파이크 시간 의존 가소성(Spike-Timing-Dependent Plasticity, STDP)이다. STDP는 시냅스 전 뉴런의 발화 시점(t_pre)과 시냅스 후 뉴런의 발화 시점(t_post) 사이의 시간차(Δt = t_post - t_pre)에 따라 시냅스 연결 강도를 강화(LTP)하거나 약화(LTD)시키는 국소적 가소성 법칙이다:

국소적 자극만을 반영하는 고전적 비지도 STDP는 다층 네트워크의 복잡한 추론 태스크에서 전역 최적해를 찾는 데 제약이 따른다. 이를 극복하기 위해 최신 뉴로모픽 프로세서는 글로벌 피드백 신호(보상, 에러 기울기, 주의 집중 신호 등)를 국소 신경 발화 정보와 결합하는 '3인자 학습 규칙(Three-Factor Learning Rules)'을 프로그래머블 하드웨어 로직으로 통합하고 있다. Intel Loihi 2는 각 시냅스 코어에 시냅스 전·후 트레이스뿐만 아니라 외부 보상 변수를 결합할 수 있는 전용 마이크로코드 실행 엔진을 장착하여 온칩 환경에서 지도 학습, 비지도 학습, 강화 학습을 실시간으로 실행할 수 있도록 지원한다.

뉴로모픽 컴퓨팅의 아키텍처적 특성은 물리 세계에서 발생하는 아날로그 신호를 감지하고 이를 비동기 이벤트 스트림으로 변환한 뒤, 초저전력 온칩 SNN 가속기를 통해 실시간 의사결정을 도출하고 물리 액추에이터로 반응을 전달하는 '종단간 센싱-연산-제어 루프'에서 극대화된다.

5.1. 국내 선도 연구 기관의 기술적 도약

한국과학기술원(KAIST) 전기및전자공학부 최신현·윤영규 교수 연구팀은 2025년 1월 Nature Electronics에 스스로 학습하고 성능 저하를 자체 보정(Self-Calibration)하는 셀렉터리스 멤리스터 어레이(Selector-less Memristor Array) 기반 차세대 뉴로모픽 엣지 칩을 발표했다. 종래 크로스바의 기생 경로 누설을 비선형 스위칭 특성으로 억제하고, 소자 간 물성 편차를 회로-알고리즘 연동 자가 보정 기법으로 극복하여 동적 비디오 처리를 자기지도(Self-supervised) 방식으로 수행하는 데 성공했다.

한국과학기술연구원(KIST) 인공뇌융합연구단 및 뇌과학연구소는 스핀 구조체인 스커미온을 활용하여 1만 5,000회의 학습 펄스만으로 목표 인식률을 추출해낸 초저전력 인공 시냅스 소자를 개발한 데 이어, SNN 층별 동역학에 맞추어 기울기 함수의 형태를 적응시키는 적응형·비대칭 대리 기울기 기법(A²SG)을 확립하여 국제 기계학습 학술대회(ICML 2026)에서 발표했다. 또한 STDP 기반 온칩 학습 시 역연결 테이블을 생략하여 집적도를 높인 회로 아키텍처를 보고했다.

6.1. 하드웨어 비이상성과 집적 제약의 극복

차세대 비휘발성 저항 가변 소자(RRAM, PCM 등)는 PCM의 전도도 드리프트(Conductance Drift) 현상, 웨이퍼 내 소자 간/사이클 간 편차(D2D / C2C Variation), 금속 배선의 전압 강하(IR Drop) 및 스닉 패스(Sneak Path) 현상으로 인해 정밀한 아날로그 MVM 연산에 오염이 발생한다. 또한 아날로그 신호를 디지털로 변환하는 ADC/DAC 회로가 전체 칩 면적의 60~80%와 전력의 과반을 점유하는 오버헤드가 상존한다. 이를 해결하기 위해 모델 훈련 단계에서 소자의 비이상성 분포를 정량 반영하는 비이상성 인지 훈련(Hardware-Aware Training) 기법이 소프트웨어 계층에서 정교화되고 있다.

6.3. 미래 아키텍처 및 이종 융합 로드맵

향후 뉴로모픽 컴퓨팅은 기존 범용 프로세서를 전면 대체하기보다, 고밀도 배치 연산과 특징 추출은 NPU/GPU가 담당하고 시간축 연속 감시와 초저지연 반응 제어는 비동기 SNN 코어가 분담하는 SNN-DNN 하이브리드 프로세서로 수렴하고 있다. 또한 DVS 센서 직하단에 관통 전극(TSV)으로 아날로그 멤리스터 시냅스 계층과 비동기 디지털 라우팅 로직을 결합하는 3차원 모놀리식 적층(3D Stacking) 칩렛 기술을 통해 배선 길이를 마이크로미터 단위로 축소시켜 데이터 전송 지연을 물리적 극한까지 줄이는 통합 센싱-컴퓨팅 솔루션이 가시화되고 있다.